MII, RMII, GMII, RGMII: interfaces paralelas al PHY

Las interfaces paralelas independientes del medio conectan un MAC con un chip PHY de cobre a través de un puñado de centímetros de PCB — dentro de routers, conmutadores pequeños, puntos de acceso, controladores industriales y cualquier placa embebida con un RJ45. Nunca llegan a una jaula de transceptor, pero son el punto de referencia de todo lo que sí lo hace: SGMII es "GMII serializada", XGMII es "GMII a 10G", y el PHY dentro de un SFP de cobre habla una de ellas internamente. Esta página da pines, relojes y temporización para MII, RMII, GMII y RGMII, el problema del retardo de RGMII, el estado en banda, la gestión MDIO, y las averías que produce cada interfaz.

MII (IEEE 802.3 cláusula 22)

Todavía se encuentra en microcontroladores y FPGA; sustituida por RMII por la cantidad de pines.

RMII (especificación RMII Consortium v1.2)

La topología del reloj de referencia de 50 MHz es el bug clásico de RMII: un PHY que espera un reloj externo mientras el SoC espera que el PHY lo genere da una interfaz muerta con un LED de enlace sano.

GMII (cláusula 35)

Hoy es sobre todo una interfaz on-chip o de FPGA; RGMII ocupó su lugar en las placas.

RGMII (GMII reducida, especificación HP/Marvell v1.3 y v2.0)

El problema del retardo

RGMII exige que el reloj llegue 1,5–2,0 ns después de los flancos de datos en el receptor (ventana de setup/hold). Tres formas de conseguirlo:

Añadir el retardo dos veces (PCB y PHY) o no añadirlo produce la avería característica de RGMII: enlace activo a 1G con errores de CRC o sin tráfico, mientras que 100M funciona (100M tiene un período de 40 ns y tolera el sesgo). Se corrige cambiando el registro de retardo del PHY o el phy-mode.

Estado en banda

En reposo, el PHY presenta el enlace, la velocidad y el dúplex en RXD[3:0] para que el MAC pueda reconfigurar su divisor de reloj sin una lectura MDIO: RXD[0] enlace, RXD[2:1] velocidad (00 = 10, 01 = 100, 10 = 1000), RXD[3] dúplex. Algunos MAC lo ignoran y dependen del sondeo MDIO; expectativas no coincidentes dan un enlace que está activo en el PHY y caído en el MAC.

TBI y RTBI

Ten-Bit Interface: los símbolos 1000BASE-X codificados en 8b/10b (10 bits a 125 MHz, RTBI en DDR con 5 bits) entre un MAC/PCS y un SerDes externo o un PHY óptico. Obsoleta en placas; su descendiente serie es 1000BASE-X/SGMII (SGMII y gigabit serie).

Comparación

Gestión del PHY: MDIO/MDC

Contraste con los módulos conectables, que se gestionan por I²C, no por MDIO (Interfaz de dos hilos). El PHY interno de un SFP de cobre es la excepción: sus registros MDIO son accesibles a través del I²C del módulo en una dirección secundaria en muchos diseños, que es como los fabricantes configuran el fallback a 10/100 y el comportamiento de autonegociación.

PHY comunes y sus interfaces

Averías por interfaz

En CodingBox

Nada en esta página pasa por la EEPROM del módulo — excepto el SFP de cobre, cuyo PHY interno (típicamente una pieza de clase 88E1111) se sitúa detrás del mismo I²C que lee CodingBox. Cuando un módulo de cobre funciona a 1G pero no a 10/100, la respuesta está en la configuración de ese PHY y en el modo SGMII/1000BASE-X del host, no en los bytes de identidad de A0h (Ethernet de cobre y DAC, SGMII y gigabit serie).