MII, RMII, GMII, RGMII: interfaces paralelas para o PHY

As interfaces paralelas independentes do meio físico conectam um MAC a um chip PHY de cobre ao longo de alguns centímetros de PCB — dentro de roteadores, switches pequenos, pontos de acesso, controladores industriais e qualquer placa embarcada com um RJ45. Elas nunca chegam a uma gaiola (cage) de transceptor, mas são a referência para tudo que chega lá: o SGMII é “o GMII serializado”, o XGMII é “o GMII a 10G”, e o PHY dentro de um SFP de cobre fala uma dessas interfaces internamente. Esta página traz pinos, clocks e timing para MII, RMII, GMII e RGMII, o problema de delay do RGMII, o status in-band, o gerenciamento por MDIO e as falhas que cada interface produz.

MII (IEEE 802.3, Cláusula 22)

Ainda encontrado em microcontroladores e FPGAs; superado pelo RMII em número de pinos.

RMII (especificação RMII Consortium v1.2)

A topologia do clock de referência de 50 MHz é o bug clássico do RMII: um PHY esperando um clock externo enquanto o SoC espera que o PHY o forneça resulta em uma interface morta com o LED de enlace aceso normalmente.

GMII (Cláusula 35)

Hoje é principalmente uma interface on-chip ou de FPGA; o RGMII tomou seu lugar nas placas.

RGMII (GMII reduzido, especificação HP/Marvell v1.3 e v2.0)

O problema do delay

O RGMII exige que o clock chegue 1,5–2,0 ns depois das bordas de dado no receptor (janela de setup/hold). Há três formas de conseguir isso:

Adicionar o delay duas vezes (PCB e PHY) ou não adicioná-lo produz a falha típica do RGMII: enlace up em 1G com erros de CRC ou sem tráfego, enquanto o 100M funciona (o 100M tem um período de 40 ns e tolera o desvio). Corrija alterando o registrador de delay do PHY ou o phy-mode.

Status in-band

Quando ocioso, o PHY expõe o enlace, a velocidade e o duplex em RXD[3:0], para que o MAC possa reconfigurar seu divisor de clock sem uma leitura de MDIO: RXD[0] enlace, RXD[2:1] velocidade (00 = 10, 01 = 100, 10 = 1000), RXD[3] duplex. Alguns MACs ignoram isso e dependem de polling por MDIO; expectativas divergentes resultam em um enlace que está up no PHY e down no MAC.

TBI e RTBI

Ten-Bit Interface: os símbolos 1000BASE-X codificados em 8b/10b (10 bits a 125 MHz; RTBI em DDR, com 5 bits) entre um MAC/PCS e um SerDes externo ou PHY óptico. Obsoleta em placas; sua descendente serial é a 1000BASE-X/SGMII (SGMII e gigabit serial).

Comparação

Gerenciamento de PHY: MDIO/MDC

Em contraste, os módulos pluggable são gerenciados por I²C, não por MDIO (Interface de dois fios). O PHY interno de um SFP de cobre é a exceção: seus registradores de MDIO são acessíveis através do I²C do módulo, em um endereço secundário em muitos projetos — é assim que os fabricantes configuram o fallback 10/100 e o comportamento de autonegociação.

PHYs comuns e suas interfaces

Falhas por interface

No CodingBox

Nada nesta página passa pela EEPROM do módulo — exceto o SFP de cobre, cujo PHY interno (tipicamente uma peça da classe 88E1111) fica atrás do mesmo I²C que o CodingBox lê. Quando um módulo de cobre funciona em 1G mas não em 10/100, a resposta está na configuração desse PHY e no modo SGMII/1000BASE-X do host, não nos bytes de identidade do A0h (Ethernet de cobre e DAC, SGMII e gigabit serial).