Dentro de um switch: ASIC, SerDes, grupos de portas, plano de controle

Uma porta de switch é a última parada antes do transceptor, e a maior parte do que um módulo tem permissão para fazer — quais velocidades, se o breakout funciona, quantas portas podem rodar 25G ao mesmo tempo, com que rapidez o DDM é sondado — é decidida pelo silício e pelo firmware por trás dessa porta. Esta página abre a caixa: o ASIC de encaminhamento e seu SerDes, como as lanes são agrupadas em portas, o que a CPU do plano de controle faz com o barramento de dois fios, e de onde vêm a energia e o calor para a óptica.

Os três planos

O plano de dados é rápido e burro; o plano de controle é lento e toma as decisões. É por isso que um módulo pode ser eletricamente perfeito e ainda assim “unsupported”: a CPU disse não (O que o host faz).

SerDes e lanes

Toda porta é um feixe de lanes de SerDes vindas do ASIC. A taxa por lane é uma propriedade da geração do chip:

Um módulo precisa de uma taxa de lane que o SerDes consiga produzir. Uma porta com SerDes de 25G aciona um módulo de 10G somente se o SerDes também suportar a taxa mais baixa (a maioria suporta); uma lane de 50G-PAM4 não pode ser desacelerada para uma lane de 25G-NRZ em alguns chips — daí o “esta porta não suporta 25G” (Gerações do Ethernet).

Grupos de portas e restrições de velocidade

Os SerDes são organizados em quads (grupos de quatro lanes compartilhando um clock/PLL). Consequências:

• Grupos de velocidade — em muitas plataformas de 25G, as quatro portas SFP28 de um quad precisam rodar todas a 10G ou todas a 25G; misturar é recusado ou faz um downgrade silencioso (Velocidade e taxa).
• Breakout — as quatro lanes de uma porta QSFP podem se tornar quatro portas somente se o ASIC e o mapeamento de PHY da porta permitirem; frequentemente apenas determinadas portas (ou uma porta sim, uma não) podem fazer breakout, e habilitar o breakout desativa uma vizinha (Cabeamento de breakout e MPO).
• FEC por grupo de portas — o modo de FEC às vezes é compartilhado entre um grupo.
• Uplinks com sobre-assinatura — alguns projetos multiplexam mais lanes de painel frontal do que o ASIC possui, de modo que nem todas as portas conseguem rodar na taxa máxima simultaneamente.

O guia de hardware da plataforma lista essas regras por porta; elas não são visíveis no módulo.

PHYs, retimers e gearboxes na placa

Entre o ASIC e a gaiola pode haver um PHY (para portas RJ45), um retimer (para limpar traços longos de PCB em caixas de alto radix), um gearbox (por exemplo, 2 × 50G de lanes do ASIC ↔ 4 × 25G de lanes de módulo em alguns projetos de 100G) ou um mecanismo MACsec. Cada um adiciona latência e suas próprias limitações de velocidade/FEC, e cada um é mais um lugar onde uma lane pode ficar mal configurada. Se uma porta está “diretamente conectada ao ASIC” importa para a óptica LPO, que precisa do próprio equalizador do ASIC para alcançar o módulo (Modulação e DSP).

O plano de controle e o barramento de dois fios

• A CPU alcança as EEPROMs dos módulos através de multiplexadores I²C (um barramento por porta ou por grupo), frequentemente via um CPLD/FPGA que também trata os pinos de presença, LPMode, reset e interrupção (Interface de dois fios).
• A inicialização é uma sequência de software: detectar → ler identidade → validar → energizar → configurar lanes → habilitar Tx → sondar o DDM; as versões do NOS diferem em quão completamente implementam o CMIS (Problemas de CMIS).
• A sondagem do DDM é agendada pela CPU — tipicamente a cada poucos segundos até um minuto; centenas de portas compartilham uma única CPU de gerenciamento, de modo que uma sondagem SNMP pesada pode deixá-la lenta (Lendo o DDM com ferramentas).
• A política (listas brancas, errdisable, substituições para terceiros) é puramente código do plano de controle (Como cada NOS valida um módulo).

Energia e resfriamento para a óptica

Buffers, encaminhamento e sua relação com a óptica

Quase nada — exceto que recursos de congestionamento (PFC, ECN) interagem com erros de enlace: uma porta descartando quadros por CRC parece congestionamento para armazenamento e RDMA (Ethernet sem perdas). A capacidade de encaminhamento (Tb/s), o tamanho dos buffers e o tamanho das tabelas decidem o papel do switch (Funções e topologias), não sua óptica.

Silício comercial vs. customizado, NOS aberto vs. fechado

O panorama dos NOS e seus comportamentos de óptica: Sistemas operacionais de rede.

No CodingBox

As decisões do switch são tomadas com base nos bytes de identidade do módulo, e é isso que o CodingBox mostra e edita: códigos de taxa e aplicações que o SerDes precisa suportar, classe de potência em relação à gaiola, conector e tecnologia para o caminho de PHY da porta (Check transceiver, EEPROM editor).

Os feixes de lanes que o SerDes entrega à gaiola — SFI, 25GAUI, CAUI-4, 400GAUI-8, 800GAUI-8 — com pontos de conformidade C2M e mapeamento de lanes: XGMII, XAUI e a família AUI; toda a escada do MII ao AUI: Interfaces independentes de mídia.

Como essas peças são empacotadas — fixo, chassi com line cards e fabric, empilhável, industrial, white-box — com direção de fluxo de ar e redundância: Classes de switch e fatores de forma; como as portas são chamadas depois que a caixa está no rack: Nomenclatura de portas e LEDs.