CDR: recuperación de reloj y datos

Un enlace óptico serie no lleva un reloj aparte: el receptor debe recuperar el reloj a partir del propio flujo de datos y después volver a muestrear («retemporizar») los bits contra él. El circuito que hace esto es el CDR (recuperación de reloj y datos). Dónde se ubica el CDR —en el host o dentro del módulo— es una de las diferencias que definen a los factores de forma, y sus bits de control forman parte de la memoria que CodingBox lee y codifica.

Qué hace un CDR

1. Extrae el reloj de las transiciones de bit entrantes mediante un lazo de enganche de fase.
2. Retemporiza los datos: vuelve a muestrear cada bit en el flanco de reloj recuperado, de modo que se elimina el ruido temporal (jitter) acumulado en el trayecto.
3. Regenera flancos limpios hacia la siguiente etapa (el driver del láser en el lado Tx, el SerDes del host en el lado Rx).

Un CDR actúa por tanto como un punto de reinicio de jitter. Todo enlace tiene un presupuesto de jitter repartido entre la pista de la PCB del host, el conector y el módulo; un retemporizador en el módulo permite que el lado del host gaste su parte con más holgura.

Lado del host o lado del módulo

Esta es exactamente la razón por la que el SFP+ superó al XFP en la conmutación densa de 10G, y por la que los módulos de 100G funcionan más calientes que los de 40G.

Dónde vive en la memoria del módulo

SFF-8636 (QSFP+/QSFP28) — véase SFF-8636:

CMIS (QSFP-DD, OSFP, QSFP112) — la página 01h anuncia el soporte de CDR de Tx/Rx y si el bypass es controlable; la página 10h contiene los controles de activación (bypass) del CDR de Tx/Rx por carril, y la máquina de estados de la ruta de datos no llegará a activated si un CDR requerido no logra enganchar (Problemas de CMIS).

SFF-8472 (SFP/SFP+/SFP28) — sin control de CDR estándar; el CDR del módulo (si lo tiene) se gestiona internamente. El mecanismo visible para el host relacionado es selección de velocidad, que conmuta el ancho de banda del receptor entre grupos de velocidad.

Por qué importa en la práctica

• Módulos multivelocidad. Un CDR engancha en un rango de velocidad. Un módulo de 25G usado a 10G, o un QSFP28 de 100G desglosado en 4×10G, debe tener un CDR que admita la velocidad inferior —o el host debe hacerle bypass (byte 98 / CMIS). «Funciona a 25G, muerto a 10G» suele ser esto.
• La pérdida de enganche como diagnóstico. Los indicadores LOL significan que el CDR no puede recuperar un reloj: señal demasiado degradada, velocidad incorrecta o ausencia de señal —compruebe la potencia Rx y los ajustes de velocidad antes de sospechar del módulo (Niveles de DDM).
• Potencia y latencia. Cada retemporizador cuesta potencia (decenas a cientos de mW a 25G; vatios para los DSP PAM4) y añade latencia. Los enlaces DAC cortos y las redes sensibles a la latencia a menudo funcionan con el CDR en bypass.
• Coherencia de codificación. Al recodificar un QSFP28, los bits de CDR presente (byte 129) deben coincidir con el hardware: un host que cree que hay CDR presentes puede dejarlos activados a una velocidad que el CDR ausente o distinto no puede manejar. Véase Especificaciones de hardware de la familia QSFP.

En CodingBox

El editor de EEPROM nombra estos campos al pasar el cursor —CDR presente, control de CDR, indicadores LOL, Opciones— según SFF-8636 o CMIS, de modo que puede leer la configuración de CDR de un módulo, ver si un carril ha perdido el enganche y mantener los bits de CDR coherentes con el hardware al codificar la identidad.

«Enlaza a 25G, muerto a 10G» y otros síntomas de bloqueo de velocidad se tratan en Problemas de velocidad, tasa y modo.

Dónde se ubica el CDR entre el driver, el TIA y el controlador, y cómo los módulos PAM4 lo absorben en un DSP con ecualización y gearboxing: Electrónica del módulo, Modulación y DSP.

Qué interfaces de host esperan un módulo retemporizado (XFI, CAUI-4 C2M, AUI PAM4) y cuáles toleran uno lineal (SFI, LPO): XGMII, XAUI y la familia AUI.